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用fpga实现mac核所要完成的功能

mac发送模块　　mac发送模块可将上层协议提供的数据封装之后通过mii接口发送给phy。发送模块可接收主机接口模块的数据帧开始和数据帧结束标志，并通过主机接口从外部存储器中读取要发送的数据，然后对数据进行封装...... <全部>

发布时间：2025-02-10

cordic算法verilog实现(复杂版)

module cordic (clk,rst_n,ena,phase_in,sin_out,cos_out,eps); parameter data_width=8; parameter pipeline=8; input clk; input rst_n; input ena; input [data_width-1:0] phase_in; outp...... <全部>

发布时间：2025-02-10

cordic算法verilog实现(简单版)

cordic算法verilog实现（简单版）(转载）module cordic(clk, phi, cos, sin); parameter w = 13, w_z = 14; input clk; input [w_z-1:0] phi; output[w-1:0] cos, sin; reg [w-1:0] cos, sin; reg [w-1:0]...... <全部>

发布时间：2025-02-10

fpga和单片机有什么区别呢?

近期，有很多老师、学生以及我的同行问起我这个问题，同样我的学生也会问我这个问题？因为在国内高校电子信息类专业同时开设这两门课程，学生学习完这两门课程就感到困惑。这些困惑无非就是不知道两者之间的区别和联...... <全部>

发布时间：2025-02-08

fpga快速入门经验谈(part2)

fpga入门学习网络讲座： “柏氏”7步fpga快速入门学习法第三部分：最偷懒的编程可编程芯片的开发，很重要的环节就是对芯片的编程。编程，似乎是一个很复杂的问题，但我们打“穿插”时，只能找最偷懒的捷径，很多可编程芯...... <全部>

发布时间：2025-02-08

基于高速fpga 的pcb 设计技巧

如果高速pcb 设计能够像连接原理图节点那样简单，以及像在计算机显示器上所看到的那样优美的话，那将是一件多么美好的事情。然而，除非设计师初入pcb 设计，或者是极度的幸运，实际的pcb 设计通常不像他们所从事的电...... <全部>

pcb
fpga

发布时间：2025-02-08

xps中的时钟模块和复位模块

clock generator模块：端口说明：clkin为外部输入时钟，如果是外部差分时钟信号，在mhs文件的port行指定*_p、*_n管脚均为同样的net，如dcm_clk_s，差分极性分别指定正负即可。clkfbin为dcm的clkfb输入端口，如果选择...... <全部>

发布时间：2025-02-08

基于verilog的fpga编程经验总结

用了半个多月的ise，几乎全是自学起来的，碰到了很多很多让人dt好久的小问题，百度也百不到，后来还是都解决了，为了尽量方便以后的刚学ise的童鞋不再因为一些小问题而纠结，把这几天的经验总结了一下。好了，废话不...... <全部>

fpga
verilog

发布时间：2025-02-08

浅谈vhdl/verilog的可综合性以及对初学者的一些建议

最近在写代码的时候总是在思考，我写的这个能被综合吗？总是不放心，或是写完了综合的时候出问题，被搞的非常烦恼，虽然看了一些书，比如对组合逻辑用阻塞赋值，时序用非阻塞赋值，延时不能被综合等等，但是没有一本...... <全部>

发布时间：2025-02-08

xilinx fpga用户约束文件

fpga设计中的约束文件有3类：用户设计文件（.ucf文件）、网表约束文件（.ncf文件）以及物理约束文件（.pcf文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写ucf文件，...... <全部>

fpga
xilinx

发布时间：2025-02-08

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